Ana Sayfa
Antrak Gazetesi
Eski Sayılar
Antrak Ana Sayfası
Yorumlariniz ve Sorularınız için mail adresimiz.


İnternette İlk 
Türk Amatör Telsiz Gazetesi

Temel Elektronik

 

Şahin Küliğ (TA2CCS)
TA2CCS Şahin Küliğ
E-Mail: ta2ccs@antrak.org.tr
 
FET Transistörlü Yükselteç Devreleri:

Aşağıdadaki şekilde temel bir FET yükselteç devresi görülmektedir. 
Kullandığımız transistör bir JFET dir. VGG bayas kaynağı, küçük bir negatif 
GATE gerilimi (VGS) temin etmektedir. Transistörün Gate-Source arası VGS
tarafından ters bayaslandığı için Gate akımı olmayacağından (yada ihmal 
edilebilir kadar küçük olacağından ) RG direnci üzerinde herhangi bir gerilim 
düşümü olmayacaktır. Bunun sonucu olarak VGS=VGG olacaktır.

Drain-Source besleme gerilimi VDD ve Drain direnci RD, ID Drain akımı ile 
Drain-Source arasındaki gerilimi (VDS) oluştururlar. Devre elemanlarının değeri
,VDS > Vp olacak şekilde seçileceğinden, transistörün SABİT AKIM 
bölgesinde çalışması sağlanır. Burada söylediğim SABİT AKIM, transistörden 
ne olursa olsun hep aynı akam akar anlamında değildir. VDD besleme 
geriliminde olabilecek değişiklerden ID akımının etkilenmemesidir.

Devredeki sinyal kaynağına seri olarak bağlanan Ci kondansatörü Vs 
alternatif sinyal kaynağı ile transistörün DC olan VGS si arasında DC
izolasyon yapar. Vs alternatif kaynağı devreyi şu şekilde etkiler.

Vgs=VGS + Vs

Yukarıdaki formülde görülen VGS + Vs aslında vektörel bir toplamadır 
(Kafanız karışmasın, şimdi açıklıyorum) . Vs alternatif sinyal kaynağıdır. Yani
genliği zamana göre değişir. Bir yükselir, bir azalır. VGS ise DC bir gerilimdir.
Yani sabittir. Sabit olan VGS ile değişken olan Vs yi toplarsak ortalama değeri
VGS olan fakat Vs kadar bir azalan bir çoğalan Vgs yi elde ederiz. Bu gerilim
transistörün Gate sine uygulandığı için Vgs geriliminin yükseldiği zamanlarda
 ID akımı yükselir, Vgs geriliminin azaldığı zamanlarda da ID akımı azalır. Yani
 ID akımı Vs nin sinyal şekline göre bir alzalır, bir yükselir. ID akımındaki bu 
değişiklik RD direnci üzerinde değişken bir gerilim oluşturur. Bu değişken 
gerilimi (RD üzerinde çıkış geriliminin hem AC hem DC bileşenleri vardır) 
Co kondansatörü ile devrenin dışına Vo olarak alırız. 
Bu bağlantı türündeki devrelerde Vo gerilimi Vi geriliminden daha fazla olduğu
için devremizde bir GERİLİM KAZANCI oluşur. Örneğin bizim devremizde 
0,5V luk bir Vi için 10V luk bir Vo elde edersek devrenin gerilim kazancı 20 olur.

Av= Vo / Vi
Av= 20 / 0,5
Av=20

Grafik Çözüm 
Bir JFET devresini grafik olarak çözümlemek için VDS - ID yada DRAIN 
karakteristiği kullanılır. CE bağlantılı BJT transistöre çok benzer. Yukarıdaki 
devre için Drain devresinin DC denklemi,

VDS= VDD - ID * RD

Bu formüle aynı zamanda DC Yük Denklemi de denir.

Drain akımı ise,

 ID= (VDD - VDS) / RD

Bunlar göre JFET yükseltecin grafiğini çizersek;

Yukarıdaki şekilde Yük Doğrusunun şekli , - 1/RD ile ifade edilmektedir. Bu
lisede öğrendiğiniz sıkıcı grafiklerin en basitlerinden olan - 1/x aynısıdır. 
Eğer VGS voltajı -1V değerine ise, Q noktası şekildeki yerindedir. Q 
noktasının bu durumdaki karşı gelen VDS ise 25V olsun. Bu duruma sessizlik 
duruma denir. Şimdi Vi giriş sinyalini uyguladığımızı varsayalım. Vi sinyali 
yükseldiğinde negatif olan VGS bayas voltajını azaltacaktır. Örneğin VGS=0 
olsun. Yani Q noktası şekilde A noktasına kayacaktır. Buna karşı gelen VDS
ise örneğin 5V olacaktır. Görüldüğü gibi Vi giriş sinyali yükseldiğinde VGS
voltajı azalmakta (Vo voltajı, VDS nin değişken kısmıdır) yani Vo voltajı negatif
yönde artmıştır. Vi negatif yönde arttığı zaman VGS voltajını da arttıracak başka
bir değişle VGS voltajı da negatif yönde yükselecektir. Bu durumda ID akımı 
da azalacağı için VDS voltajı yükselecektir. Bunu grafikte Q noktasının Yük 
Doğrusu üzerinde B noktasına gelmesi şeklinde görebiliriz. B noktasına karşı 
gelen VDS gerilimi de örneğin 45V olsun. Bu durumda giriş sinyali Vi 2V 
değiştiğinde çıkış sinyali 40V değişmekte ve 20 kat kazanç elde edilmektedir.
Ayrıca giriş sinyali Vi ile çıkış sinyali Vo arasında 180o faz farkı olduğu 
görülmektedir.

Grafik çözümler, olabilecek DİSTORSİYON lar hakkında bize önemli bilgiler verir
 Sinyal kesimde mi, doyumda mı rahatlıkla görebiliriz. Ayrıca JFET 
transistörlü yükselteçler tasarlanırken birkaç noktaya dikkat etmek gereklidir. 
Bilindiği gibi JFET transistörün DRAIN karakteristiğinde görülen VGS voltaj 
basamakları eşit aralıklarda bulunmadığından Q noktası etrafında meydana 
gelecek simetrik sinyal salınımı drain akımı ID ve VDS geriliminde simetrik 
değişimlere neden olmaz. Çünkü JFET in giriş karakteristiği ile çıkış 
karakteristiği arasındaki ilişki doğrusal değildir. Bu nedenle çıkış dalga şeklinde
uygun bir doğrusallık elde etmek için, giriş sinyalinin genliği mümkün olduğunca
küçük olmalıdır. İkinci olara, çalışma noktası PINCHOFF THRESHOLD 
eğrisine yakın olarak SEÇİLMEMELİDİR. Çünkü bu eğriye yakın bölgelerde, 
VGS eğrileri arasındaki uzaklık küçük olduğundan aşırı distorsiyon meydana gelir
.Son olarak, gate bayas gerilimi çok yüksek olamamalıdır. Bu durumda küçük 
negatif sinyal salınımlarında bile transistör tamamen KESİM durumuna geçebilir. 

FET bayas devrelerinde en çok yukarıdaki şekilde görülen yapı kullanılır.
Eğer devremizin kararlılığını daha da arttırmak istersek Self Bayas yerine 
BJT transistörlerden de hatırlayacağınız gibi Universal bayas devresi 
kullanmak daha iyi olacaktır. Universal bayas devresi özelliği olarak transistörün
parametrelerinde olabilecek bazı değişikliklerden bile devrenin etkilenmemesini
sağlamaktadır.

Arkadaşlar dikkat ederseniz yazılarımı bu işe yeni başlayanlara bir ışık tutmak 
ve elektroniğe başlangıçlarını sağayacak şekilde yazmaya çalışıyorum. 
Bu güne kadar olan yazılarımda konuların fazlaca derinlerine girmemeye 
çalıştım ve hep öylede kalacağım. Aslında bu konuları içine daha fazla 
matematik ve yaklaşımlar katarak daha detaylı anlatmak mümkün. 
İşin o boyutunu okullara bırakarak bir "amatör" için yeterli olacak seviyede 
tutmaya devam edeceğim.

Önümüzdeki ay FET transistörün kardeşi MOSFET konusunu ele alacağız.